Master Thesis Online
Implementing the beta machine on a Terasic DE10 SoC + FPGA development board
Polet, Quentin 
Promoteur(s) :
Fontaine, Pascal
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Mathy, Laurent
Date de soutenance : 24-jui-2021/25-jui-2021 • URL permanente : http://hdl.handle.net/2268.2/11612
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| Titre : | Implementing the beta machine on a Terasic DE10 SoC + FPGA development board |
| Titre traduit : | [fr] Mise en œuvre de la machine bêta sur une carte de développement Terasic DE10 SoC + FPGA |
| Auteur : | Polet, Quentin
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| Date de soutenance : | 24-jui-2021/25-jui-2021 |
| Promoteur(s) : | Fontaine, Pascal
Mathy, Laurent
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| Membre(s) du jury : | Boigelot, Bernard
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| Langue : | Anglais |
| Nombre de pages : | 94 |
| Mots-clés : | [en] FPGA [en] Computer [en] CPU [en] Verilog [en] Harvard [en] ARM [en] VESA [en] Avalon |
| Discipline(s) : | Ingénierie, informatique & technologie > Ingénierie électrique & électronique |
| Institution(s) : | Université de Liège, Liège, Belgique |
| Diplôme : | Master : ingénieur civil électricien, à finalité spécialisée en "electronic systems and devices" |
| Faculté : | Mémoires de la Faculté des Sciences appliquées |
Résumé
[en] Implementing the Beta machine on a FPGA+SoC board (Terasic DE-10 NANO) to provide a lab platform to students of the course "Computation Structures INFO0012-2, ULiège".
Fichier(s)
Document(s)
Implementing the beta machine on a Terasic DE10 SoC + FPGA development board.pdf
Description: Report of the master thesis
Taille: 2.57 MB
Format: Adobe PDF
Annexe(s)
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L'Université de Liège ne garantit pas la qualité scientifique de ces travaux d'étudiants ni l'exactitude de l'ensemble des informations qu'ils contiennent.
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